PCB設(shè)計問題解答，全方位解除你的困惑

    PCB設(shè)計問答集分為7大部分來將關(guān)于pcb設(shè)計中遇到的問題，根據(jù)pcb設(shè)計遇到問題分類劃分，將pcb設(shè)計中遇到的問題列出，給pcb學(xué)習(xí)者提供學(xué)習(xí)方面。 

    pcn設(shè)計問題集第一部分從pcb如何選材到運(yùn)用等一系列問題進(jìn)行總結(jié)。 

    1、如何選擇PCB板材? 

    選擇PCB板材必須在滿足設(shè)計需求和可量產(chǎn)性及成本中間取得平衡點。設(shè)計需求包含電氣和機(jī)構(gòu)這兩部分。通常在設(shè)計非常高速的PCB板子(大于GHz的頻率)時這材質(zhì)問題會比較重要。例如，現(xiàn)在常用的FR-4材質(zhì)，在幾個GHz的頻率時的介質(zhì)損耗(dielectric loss)會對信號衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(shù)(dielectric constant)和介質(zhì)損在所設(shè)計的頻率是否合用。 

    2、如何避免高頻干擾? 

    避免高頻干擾的基本思路是盡量降低高頻信號電磁場的干擾，也就是所謂的串?dāng)_(Crosstalk)?？捎美蟾咚傩盘柡湍M信號之間的距離，或加ground guard/shunt traces在模擬信號旁邊。還要注意數(shù)字地對模擬地的噪聲干擾。 

    3、在高速設(shè)計中，如何解決信號的完整性問題? 

    信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構(gòu)和輸出阻抗(output impedance)，走線的特性阻抗，負(fù)載端的特性，走線的拓樸(topology)架構(gòu)等。解決的方式是靠端接(termination)與調(diào)整走線的拓樸。 

    4、差分布線方式是如何實現(xiàn)的? 

    差分對的布線有兩點要注意，一是兩條線的長度要盡量一樣長，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side(并排, 并肩) 實現(xiàn)的方式較多。 

    5、對于只有一個輸出端的時鐘信號線，如何實現(xiàn)差分布線? 

    要用差分布線一定是信號源和接收端也都是差分信號才有意義。所以對只有一個輸出端的時鐘信號是無法使用差分布線的。 

    6、接收端差分線對之間可否加一匹配電阻? 

    接收端差分線對間的匹配電阻通常會加, 其值應(yīng)等于差分阻抗的值。這樣信號質(zhì)量會好些。 

    7、為何差分對的布線要靠近且平行? 

    對差分對的布線方式應(yīng)該要適當(dāng)?shù)目拷移叫?。所謂適當(dāng)?shù)目拷且驗檫@間距會影響到差分阻抗(differential impedance)的值, 此值是設(shè)計差分對的重要參數(shù)。需要平行也是因為要保持差分阻抗的一致性。若兩線忽遠(yuǎn)忽近, 差分阻抗就會不一致, 就會影響信號完整性(signal integrity)及時間延遲(timing delay)。 

    8、如何處理實際布線中的一些理論沖突的問題 

    基本上, 將模/數(shù)地分割隔離是對的。 要注意的是信號走線盡量不要跨過有分割的地方(moat), 還有不要讓電源和信號的回流電流路徑(returning current path)變太大。 

    晶振是模擬的正反饋振蕩電路,要有穩(wěn)定的振蕩信號, 必須滿足loop gain與phase的規(guī)范, 而這模擬信號的振蕩規(guī)范很容易受到干擾,即使加ground guard traces可能也無法完全隔離干擾。而且離的太遠(yuǎn),地平面上的噪聲也會影響正反饋振蕩電路。所以,一定要將晶振和芯片的距離進(jìn)可能靠近。 

    確實高速布線 EMI的要求有很多沖突。但基本原則是因EMI所加的電阻電容或ferrite bead,不能造成信號的一些電氣特性不符合規(guī)范。所以,最好先用安排走線和PCB迭層的技巧來解決或減少EMI的問題,如高速信號走內(nèi)層。最后才用電阻電容或ferrite bead的方式, 以降低對信號的傷害。 

    9、如何解決高速信號的手工布線和自動布線之間的矛盾? 

    現(xiàn)在較強(qiáng)的布線軟件的自動布線器大部分都有設(shè)定約束條件來控制繞線方式及過孔數(shù)目。各家EDA公司的繞線引擎能力和約束條件的設(shè)定項目有時相差甚遠(yuǎn)。例如, 是否有足夠的約束條件控制蛇行線(serpentine)蜿蜒的方式,能否控制差分對的走線間距等。這會影響到自動布線出來的走線方式是否能符合設(shè)計者的想法。另外,手動調(diào)整布線的難易也與繞線引擎的能力有絕對的關(guān)系。例如, 走線的推擠能力,過孔的推擠能力, 甚至走線對敷銅的推擠能力等等。所以, 選擇一個繞線引擎能力強(qiáng)的布線器, 才是解決之道。 

    10、關(guān)于test coupon。 

    test coupon是用來以TDR (Time Domain Reflectometer) 測量所生產(chǎn)的PCB板的特性阻抗是否滿足設(shè)計需求。一般要控制的阻抗有單根線和差分對兩種情況。所以，test coupon 上的走線線寬和線距(有差分對時)要與所要控制的線一樣。最重要的是測量時接地點的位置。為了減少接地引線(ground lead)的電感值，TDR 探棒(probe)接地的地方通常非常接近量信號的地方(probe tip)，所以，test coupon上量測信號的點跟接地點的距離和方式要符合所用的探棒。 

    PCB設(shè)計問答集(二)在應(yīng)用中避免某些影響質(zhì)量的錯誤 

    11、在高速PCB設(shè)計中，信號層的空白區(qū)域可以敷銅，而多個信號層的敷銅在接地和接電源上應(yīng)如何分配? 

    一般在空白區(qū)域的敷銅絕大部分情況是接地。只是在高速信號線旁敷銅時要注意敷銅與信號線的距離，因為所敷的銅會降低一點走線的特性阻抗。也要注意不要影響到它層的特性阻抗，例如在dual strip line的結(jié)構(gòu)時。 

    12、是否可以把電源平面上面的信號線使用微帶線模型計算特性阻抗?電源和地平面之間的信號是否可以使用帶狀線模型計算? 

    是的，在計算特性阻抗時電源平面跟地平面都必須視為參考平面。例如四層板: 頂層-電源層-地層-底層，這時頂層走線特性阻抗的模型是以電源平面為參考平面的微帶線模型。 

    13、在高密度印制板上通過軟件自動產(chǎn)生測試點一般情況下能滿足大批量生產(chǎn)的測試要求嗎? 

    一般軟件自動產(chǎn)生測試點是否滿足測試需求必須看對加測試點的規(guī)范是否符合測試機(jī)具的要求。另外，如果走線太密且加測試點的規(guī)范比較嚴(yán)，則有可能沒辦法自動對每段線都加上測試點，當(dāng)然，需要手動補(bǔ)齊所要測試的地方。 

    14、添加測試點會不會影響高速信號的質(zhì)量? 

    至于會不會影響信號質(zhì)量就要看加測試點的方式和信號到底多快而定。基本上外加的測試點(不用在線既有的穿孔(via or DIP pin)當(dāng)測試點)可能加在在線或是從在線拉一小段線出來。前者相當(dāng)于是加上一個很小的電容在在線，后者則是多了一段分支。這兩個情況都會對高速信號多多少少會有點影響，影響的程度就跟信號的頻率速度和信號緣變化率(edge rate)有關(guān)。影響大小可透過仿真得知。原則上測試點越小越好(當(dāng)然還要滿足測試機(jī)具的要求)分支越短越好。